数据类型：logic、reg、wire 的区别

在 Verilog 中，信号必须严格区分为两类数据类型：

• wire：表示由连续赋值语句（assign）或模块端口驱动的连线，不能在 always 块中被赋值。
• reg：表示在过程块（always/initial）中被赋值的变量，尽管名字带有 "reg"，它不一定综合成寄存器——组合逻辑的 always 块同样使用 reg。

这个区分经常让初学者困惑：reg 不代表硬件寄存器，只是"由过程块赋值的变量"。

SystemVerilog 的 logic 类型

SystemVerilog 引入了 logic 类型来简化这一点。logic 可以像 reg 一样在过程块中赋值，也可以像 wire 一样被端口连接，只要它不是被多个驱动源同时驱动（即不能用于需要多重驱动的场景，比如三态总线，那种情况仍需使用 wire）。

module mux2 (
  input  logic sel,
  input  logic a,
  input  logic b,
  output logic y
);
 
  always_comb begin
    y = sel ? b : a;
  end
 
endmodule

上面的例子中，y 是 logic 类型，既是模块输出端口，又在 always_comb 块中被赋值——这在纯 Verilog 中是不允许的（端口只能用 wire 声明，除非显式用 reg 覆盖，且组合逻辑输出还需格外小心)。

什么时候仍然需要 wire

当一个信号需要被多个驱动源驱动（例如三态总线，多个模块共同驱动同一根线），必须使用 wire（或更明确的 wire 变体，如 tri），因为 logic 类型只允许单一驱动源，多重驱动会导致编译或仿真报错。

小结

• logic 几乎可以替代 reg 和大多数场景下的 wire。
• 只有在真正需要多重驱动（如三态总线）时，才需要使用 wire。
• 使用 always_comb 和 always_ff 代替普通 always，可以让工具在编译期检查出组合逻辑闭锁（latch）等常见错误。