全部教程

按学习路径分组，从基础语法到验证方法论。

SystemVerilog 基础

数据类型、过程块、接口与断言等 SystemVerilog 核心语法。

UVM 基础

UVM 组件、TLM 通信、Sequence 与 Factory 机制。

UVM 高阶用法

多 Agent 协同、Virtual Sequence 与寄存器抽象层（RAL）。

验证方法论

验证工程师的实战经验：测试规划思维、覆盖率驱动的判断力与调试直觉。

高阶 SVA

深入 sequence 与 property：蕴含操作符、协议级断言与 bind。